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DSP56311 Overview
Memory Configuration . Program RAM, instruction cache, X data RAM, and Y data RAM size
are programmable, as Table 1-2 shows.
Table 1-1. DSP56311 Switch Memory Configuration
Program RAM
Size
Instruction Cache
Size
X Data RAM Size* Y Data RAM Size*
Instruction
Cache (CE)
Switch
Mode (MS)
MSW1
MSW0
32 K × 24-bit
31 K × 24-bit
96 K × 24-bit
95 K × 24-bit
80 K × 24-bit
79 K × 24-bit
64 K × 24-bit
63 K × 24-bit
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48 K × 24-bit
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16 K × 24-bit
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24 K × 24-bit
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32 K × 24-bit
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40 K × 24-bit
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*Includes 10 K × 24-bit shared memory (i.e., memory shared by the core and the EFCOP)
1.6.7 External Memory Expansion
Memory can be expanded externlly as follows:
Data memory expansion to two 256 K × 24-bit word memory spaces using the standard
external address lines
Program memory expansion to one 256 K × 24-bit words memory space using the
standard external address lines
Further features of external memory include the following:
External memory expansion port
Simultaneous glueless interface to static random access memory (SRAM) and dynamic
random access memory (DRAM)
1.7 Internal Buses
To provide data exchange between the blocks, the DSP56311 implements the following buses:
Peripheral I/O expansion bus to peripherals
Program memory expansion bus to program ROM
X memory expansion bus to X memory
Y memory expansion bus to Y memory
Global data bus between PCU and other core structures
Program data bus for carrying program data throughout the core
X memory data bus for carrying X data throughout the core
DSP56311 User’s Manual, Rev. 2
1-10
Freescale Semiconductor
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